台积电设计架构市场部资深总监庄少特（S.T. Juang ）评论道：“我们携手微捷码公司，经过数年的共同努力，终于改善了纳米设计制造的精度，”他继续表示说：“微捷码的Talus 和Quartz工具套件已经获得了9.0版参考流程的认证，以便能够面向台积电最先进的工艺技术节点，支持统一功耗格式、可制造性设计以及半代工艺过程设计需求”

微捷码公司的软件以及9.0 版参考流程满足了台积电40纳米工艺技术中新型的设计挑战。新的特点包括统一功耗格式（UPF）支持、透明的半代工艺设计、新的统计的片上偏差（OCV）分析以及层次化的可制造性功能。

通过先进的技术和UPF支持，满足了贯穿整个流程中的功耗需求

Talus Power Pro与微捷码的集成电路实现系统协同作业，实现了所有的与9.0版参考流程相关联的创新功耗降低技术。不同于传统的需要多重工具并使用定制技术的功耗管理方法，微捷码的系统能够确保贯穿于整个RTL-to-GDSII流程中，在功耗和时序之间实现持续的、实时动态的平衡。在开发过程中，微捷码公司充分发挥了作用，确保了Talus Power Pro 能够支持UPF 。

整合的微捷码流程简化了向40纳米工艺过程的移植

9.0 版参考流程实现了面向40纳米工艺技术的透明的半代工艺设计支持。由于微捷码的软件能够基于统一数据模型，紧密整合在一起，它能够最小化新误差的引进，同时确保了一个干净利落的半代工艺设计交付。

功能强大的统计时序分析

微捷码公司和台积电公司已经开发出了最强大的统计静态时序分析（SSTA）方法之一，降低了过度的设计余量、优化了设计性能同时增加了良率。基于微捷码的Quartz SSTA ，这一方法支持全局的（inter-die）和随机的(intra-cell）工艺偏差、复合电流源（CCS）模型、统计的漏电分析和统计的优化，以及来自统计分析的设计相关的片上偏差。

整合的特征化到硅片的可制造性流程

40纳米及其以下节点芯片制造的复杂性需要额外的代工厂工艺数据以改善模型的精度。微捷码基于面向模型特征化的SiliconSmart DFM、面向设计实现的Talus Vortex以及面向先进的基于模型DFM的Quartz DFM，提供了一个综合的从特征化到硅片的可制造性流程。微捷码实现了一个整合的流程，其中结合了基于模型和规则的方法，更好地满足了可变性需求，同时将系统化和参数化的良率损失减小到最低水平。通过这一流程，用户能够精准地预测、防止以及修正与DFM 相关联的问题，以确保更快的出片，实现更高的良率，并有效降低设计的悲观倾向。由于在实现流程中执行了签核即正确的符合可制造性规则的校验，交付到制造环节也同时得以简化。

在新的9.0版参考流程中，微捷码公司提供了一个综合的物理和电气可制造性解决方案，充分利用了台积电先进的可制造性建模功能，有效解决了由于工艺偏差而存在的潜在的参数性能突变。Quartz LVS 支持一个全新的基于对应表的DFM-LPE 提取流程，能够准确地生成晶体管参数以达到良好的制造效果，包括硅片的可印刷性。微捷码公司基于厚度的可用于化学机械研磨的提取采用了全新的TSMC VCMP （台积电虚拟化学机械研磨）引擎以及厚度到电气（ T2E）引擎，实现了特性级的（在网格内）精度以及一个全新的T2E检测器，能够有效补充现有的虚拟化学机械研磨检查。Quartz DFM与经过台积电认证的光刻仿真器协同作业，促进了增强的台积电构形到电气（S2E）引擎，实现了硅片精确的Leff（等效沟道长度）和Weff（等效沟道宽度）晶体管模型。微捷码公司组合了LPC到时序（LPC-to-timing）流程与Quartz LVS ，实现了独一无二的电气设计规则校验（ eDRC ）功能，为知识产权（IP）开发人员提供了简便易用的反馈。与Talus Vortex 的整合通过在流程的早期预测DFM 问题，有效缩短了设计周期，获得了改进的设计鲁棒性，同时增加了良率。